asyan.org
добавить свой файл
1
ЕВОЛЮЦІЯ ПРОЦЕСОРІВ Intel.


  1. Еволюційний характер розвитку

  2. Технологічний прогрес

    1. Закон Мура

  1. Побудова пам`яті

  2. Складність неоднорідних пристроїв


1.

Еволюційний розвиток означає розвиток з наслідуванням. В кожній наступній моделі повторюється деякі риси попередніх моделей. Це торкається системи команд і операційних пристроїв , що програмуються асемблером (наприклад регістр А, РОН і деякі інші). Деякі елементи, що наслідуються вже є зайвими і навіть шкідливими, але їх не можна викинути, тому що вони є складовими величезного об’єму програмного забезпечення.

RISC процесори демонструють революційний розвиток, але вони, як самостійні процесори, не набрали розвитку.

Цікавим є питання – коли на зміну архітектури Intel прийде нова архітектура?

Які принципові відміни вона буде мати? Може так:

  1. Оптимізація за характеристиками складності

  2. Нова елементна база

  3. Нові комунікаційні елементи

Такий проект може бути здійсненний в рамках Європейського Союзу.
2.

Технологічний прогрес.
Розв’язуються такі проблеми:

  • збільшення швидкодії

  • збільшення кількості транзисторів на кристалі

Швидкодія визначається часом спрацювання логічного елемента (τ) :

τ = RC;
Схема елементу і еквівалентні схеми:



а) б) в)


Нехай R ≈ 100 Ω C ≈ 1 пф τ =100 Ом * =100 нс=0,001пс;

f = =10*=10 ГГц

Тому треба зменшувати R та С. R не вдається , а С –можна, С= ξ*( ), де

λ – мінімальна віддаль між двома провідниками (зв’язками на поверхні кристалу)
Нехай S = тоді С= ξ*( )= ξ* , зменшуючи - зменшуємо С.

(Рахується що = 0,13 мкм)
Щільність також залежить від λ. Чим менше λ, тим більше транзисторів на кристалі. Кількість транзисторів також залежить від площі кристалу Z.
Закон Мура: кількість транзисторів на кристалі збільшується кожні 1,5 року у 2рази.

(або зростання апаратної складової збільшується у двічі кожні 2 роки)

Приблизно такий же порядок зростання швидкодії;
Організація ОЗП


Таким чином часова складність, L мінімальна L=2:

1-ий крок активізаія комірки памя`ті

2-ий крок читання або запис даних в комірку.
Дешифратор (DC адреси) складається з N схем збігу, де N – кількість комірок пам`яті.

Звернення від регістра адреси до пам`яті відбувається таким чином:



Таким чином у дешифраторі кількість схем K-розрядних схем збігу дорівнює N.
Організація матричного ОЗП.

Апаратна складність А ОЗП, можно суттєво зменшити використовуючи матричну структуру пам`яті (активізації комірки)

Якщо ОЗП має слів (байт) то для лінійної структури потрібно

схем збігу. В матричній структурі кількість схем збігу дорівнює = Разом для старших і молодших розрядов маємо A2 = 2*

Порівняємо Таким чином апаратна складність матричного ОЗП суттєво зменшилась.
Ключі замінюються на МОН-транзистори , де С- паразитна, це не конденсатор, а паразитна ємність.

Висновки:


  1. У матричній схемі пам`яті використали два рівня схем збігу:

    1. На рівні операційних пристроїв (розподіл адрес на групи)

    2. На рівні елементів пам`яті (не комірок, а елементів)

  2. Апаратна складність лінійної пам`яті A1= N1, апаратна складність матричної пам`яті A2= N+ 2 (якщо матриця квадратна), де N- кількість схем збігу в середині матриці; 2 - зовнішні схему збігу

  3. Маємо технічний виграш, так як вага зовнішніх схем збігу, більше між у внутрішніх елементах.

  4. Технічно, швидкодія більше у лінійній памя`ті (за рахунок паразитної ємкості внутрі комірок)